随着摩尔定律逐渐失效，半导体行业正在寻求性能提升的新路径。在2026年于上海举办的IEEE ISCAS大会上，华为提出将性能优化重心从“几何尺寸”转向“时间压缩”，并已通过工程实践予以验证（过去六年中设计并量产了381款芯片）。
华为半导体总裁何庭波在ISCAS 2026大会主题演讲中开篇即指出：“过去六年里，我常被问及：你们如何在智能手机、人工智能等高度竞争的行业中生存下来，并重回前沿？”
她进一步解释道：“六年前，几何微缩已触及瓶颈。我们开始重新思考摩尔定律及电子系统的本质。很快意识到，半导体演进不仅关乎几何微缩；事实上，几何微缩本身也带来了时间维度上的收益——例如更快的晶体管开关速度、更短的电路响应时间、更高的芯片频率等。”
由此，华为将研发重心从几何微缩转向时间尺度微缩——即τ定律，以时间微缩作为电子系统演进的新指导原则。www.eic.net.cn 易IC库存管理软件 在此背景下，τ定律并非凭空而来，而是源于对摩尔定律本质的再认识。何庭波强调：“几何微缩不仅改变尺寸，也带来时间维度的增益，如晶体管切换更快、电路响应更迅速、芯片频率更高。从这个角度看，空间与时间实为‘同一枚硬币的两面’；即便几何微缩趋缓，时间层面的优化仍可持续推进。”
因此，关键问题不再是“晶体管能否继续缩小？”，而是“系统时间能否持续缩短？”在工程实现中，这一抽象概念被具象化：τ本质上可映射为RC延迟（τ ≈ RC，R为电阻，C为电容）。
在具体实施层面，华为提出多层级“折叠”（Folding）设计方法。
折叠：通过结构重构缩短信号路径
折叠是τ缩放得以落地的核心思想，其本质是通过三维结构重排，直接缩短信号传播距离，从而降低RC延迟。
华为宣称，其LogicFolding架构通过将关键路径逻辑分布于垂直有源层，并采用混合键合技术，显著减少路径长度与RC延迟。传统电路延迟可表达为 τ ∝ 路径长度 × RC；折叠则通过空间重构直接压缩路径长度。系统性能最终受限于关键路径上触发器之间的传播延迟，该延迟主要由逻辑深度与互连RC决定。
“因此，优化核心并非单纯增加晶体管数量，而是压缩关键路径。”何庭波解释道，“在此框架下，LogicFolding通过将关键路径上的组合逻辑跨物理平面重新分布，大幅缩短信号传播路径，同时降低寄生电阻与电容，从而压缩传播时间。此外，跨层布局还使时钟分配更为集中，显著减小时钟偏斜，进一步压缩时序余量，最终实现更高工作频率。”
她补充道：“该方案依赖明确的工艺边界条件。经多轮探索，华为指出混合键合节距必须控制在顶层金属节距的三倍以内。当前顶层金属节距约720纳米，意味着键合节距须小于2微米。当满足此条件时，跨层连接即可等效为新增一层金属布线，使LogicFolding从理论走向工程可行。正是在这一临界点上，所谓‘性能跃升’才真正实现。”
基于该设计方法，华为在其最新一代麒麟芯片中完成了首次量产验证。
麒麟2026采用“自由逻辑设计”理念，将处理核心从传统单层结构拓展为双层有源架构，使LogicFolding正式进入芯片级应用。
测试结果显示，麒麟2026 SoC实现了“阶跃式”提升：此前三年间，晶体管密度仅从126 MTr/mm²增至155 MTr/mm²；而引入LogicFolding后，单代即跃升至238 MTr/mm²。同时，性能核心能效提升约41%，最高工作频率提高约13%。
“这组数据表明，无需依赖制程节点演进，仅通过结构重构与路径压缩，即可获得接近甚至超越传统微缩路径的性能增益。这也构成了τ缩放在真实产品中的首个系统级验证。”何庭波表示。
在更高层次上，CircuitFolding与ChipFolding进一步将优化延伸至时钟网络与系统架构，通过跨层路径汇聚降低延迟。
“当我们视角从单芯片扩展至整个AI系统，通信时间便变得极为关键。”她指出，系统超80%能耗来自数据传输，超70%成本源于数据存储。
为降低系统延迟（τ），华为设计了统一总线（UB），通过内存语义通信将延迟从微秒级降至约100纳秒（降幅约500倍）。在传统架构中，跨节点数据通信需多次协议转换，路径复杂、延迟高、成本大；而UB采用全对等架构，直接规避跨协议转换，使数据可在内存语义层级传输，大幅降低延迟、提升可靠性、简化系统整体设计。终极目标是让大规模AI系统尽可能趋近“系统即一芯”——像单颗芯片一样协同运行。
然而，在互连实现层面，挑战随之而来：当单芯片带宽从数百Gbps跃升至Tbps，传统电互连已逼近极限——传输距离缩短、线缆体积过大，甚至供电与散热均面临压力。为应对该挑战，华为推出Hi-ONE光互连引擎：单模块提供8 Tb/s带宽，与UB带宽匹配；电互连距离压缩至约5厘米，而整系统连接距离可延展至100米级。这使得算力可分布于多个机架而非集中于单一机架，从而更好控制功率密度与散热压力，首次使超大规模数据中心的高密度互连具备工程可行性。
华为的SystemFolding策略旨在将原本集中于芯片边缘的存储、I/O与供电资源，从二维边界重新分布至三维空间“表面”，使其与计算能力同步按面积尺度扩展，缓解扩展失衡问题。
据华为规划，SystemFolding架构将成为未来主流方向：预计至2035年，系统集成度将提升百倍以上。技术路线上，2030年前小芯片（chiplets）与2.5D封装仍将为主流；此后将逐步过渡至全面融合Folding的三维系统架构。
谈及未来路线图，何庭波进一步总结了τ缩放在过去六年取得的阶段性成果，并明确其演进方向：“在电路层面，晶体管密度已从155 MTr/mm²提升至240–300，并快速逼近甚至突破400；考虑系统设计后，有效晶体管密度亦从不足100提升至250以上，表明基于τ优化的‘非节点缩放路径’具备可持续性。同时，该路径为SoC性能释放开辟新空间，CPU大核频率有望在2031年前突破5 GHz（如上图所示）。”
“τ缩放” vs “制程-芯片范式”
从产业视角看，华为提出的τ缩放路径并非既有路线的延续，而是对当前半导体发展逻辑的一次偏离。相较于英特尔、台积电、英伟达等企业的技术方向，其差异核心在于对“性能来源”的定义不同。
目前主流路径仍围绕“先进制程技术 + 架构”展开：
• 台积电/三星代表“制程驱动”模式，依靠EUV推进3纳米、2纳米节点;www.eic.net.cn 易IC库存管理软件
• 英特尔虽结合“先进制程 + 封装”（Intel 4/3 + Foveros/EMIB），但仍以制程领先为核心竞争力；
• 英伟达则走典型“架构驱动 + 软件生态”路径，依托GPU并行架构与CUDA软件体系，在先进节点上放大性能。
这些路径共同前提为：性能提升最终依赖先进制程技术提供的基础条件。相较之下，华为在τ缩放中采取不同假设：即便先进制程不可持续或不可得，仍可通过系统级工程手段实现近似效益。
挑战与前景
谈及该技术路径的未来发展，何庭波亦坦承其仍面临多重挑战。
首先，设计方法学与工具链存在短板。传统工具链与方法无法充分支持自由逻辑设计，亟需围绕折叠构建全新设计体系，并在实践中持续迭代优化。
其次，能效与热管理压力突出。随着芯片功耗持续攀升，热问题已跨越12个数量级——从毫瓦级器件电路，延伸至吉瓦级系统，对工程实现提出更高要求。
为此，不仅需在芯片内部引入高密度电容以应对瞬态电流冲击，还需在封装与系统层级系统性优化热阻与散热路径。这些挑战表明，τ缩放并非单一技术问题，而是一个贯穿全栈的系统工程难题。
尽管挑战显著，何庭波仍对前景给出较清晰判断：经过六年实践，“τ缩放路径已证明其可行性、普适性与可持续性”。具体而言，电路层面晶体管密度已从155 MTr/mm²提升至240–300并逼近400+；性能方面，CPU核心频率有望于2031年前突破5 GHz；结合逻辑折叠与软硬件协同优化，麒麟SoC能效预计在未来三至五年内持续显著提升；系统层面，其AI计算平台也将沿此路径持续拓展，提供更低延迟、更大规模的算力支持。
综上，何庭波强调，该路径意义不仅在于技术突破本身，更在于提供了一种全新演化逻辑——以时间为统一目标，持续推动半导体系统性能演进，而不完全依赖先进制程。”
