从AI辅助EDA迈向AI中介工程

十八个月前，EDA领域的AI应用仍基本属于EDA自身的故事：成熟的工具团队与设计小组在沿用四十年之久的流程上，试探性地引入协作者（copilot）、脚本及点状优化器。然而，2026年设计自动化大会（DAC）展现出一个截然不同的行业图景——具身智能（Agentic AI）成为大会核心主题，占据约28%的议程；专题会议达54场，AI相关投稿从2023年的不足300篇增至约700篇；32家新参展商中，过半来自AI企业。

比数据更关键的是驱动者角色的转变：AI从业者主动“发现”了EDA，并不再只是走廊里的访客，而是真正主导技术议程的一方。

两条并行演进路径同步展开：一是AI用于芯片设计，二是为AI而设计芯片。生产级验证分类（triage）周期从数日缩短至数分钟；模型上下文协议（MCP）作为实用的智能体-工具接口崭露头角；初创公司出现结构性分化——一类封装现有引擎，另一类则重建底层系统。与此同时，Nvidia、AMD、微软等AI算力巨头，行为更趋近于“造王者”而非EDA竞争者：它们提供具身智能堆栈、加速平台及终端需求，成为新老厂商共同依赖的基础设施。

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这并非典型的技术泡沫。早期EDA突破依赖稀有的启发式专家经验；当前浪潮则依托数学建模与超大规模算力，其强度远非人工流程所能复制。信任机制、规格质量、工具延迟及监管合规（包括欧盟《人工智能法案》）仍是待解的工程与合规难题。

易IC库存管理软件在此背景下亦可发挥协同价值——当设计流程加速、物料需求波动加剧时，精准的库存动态管理能力成为保障研发连续性的关键支撑环节。

本次大会清晰表明：AI已不再是EDA的附加功能，正逐步演化为半导体工程栈的新一层基础架构。DAC 2026标志着行业正式迈入从“AI辅助EDA”到“AI中介工程”的转折点。本文将从多角度阐述这一转型进程及其深层意义。

DAC 2026应被视作一个阶段终结与新阶段开启的分水岭。此前，进展常被描述为EDA人员对AI的实验性尝试：问题多属增量式——大语言模型能否自动生成测试平台、分类日志或建议布局微调？知识重心仍深植于传统EDA领域，如Tcl流程、签核引擎、通用验证方法学（UVM）以及将AI视为功能模块的厂商路线图。

至2026年中，重心明显转移。Synopsys战略项目与系统解决方案执行总监Frank Schirrmeister指出：“许多具身智能初创公司的创始人是‘找到EDA的AI人’，而非‘找到AI的EDA人’。”DAC 2026使这一判断变得直观可见——最强技术分会常由AI系统、强化学习、智能体框架与模型训练背景的专家主导，他们严肃对待半导体约束条件，并选择重构而非简单装饰既有流程。

Veriest初创企业专场“自主硅环：AI如何变革芯片设计、验证与创新”，集中呈现了这一趋势：Anna Goldie（Ricursive Intelligence）、Ferdinando Frediani（Move Silicon）、Jonathan Birjiniuk（Oboe）与William Salcedo（par.tcl）均为首次创业的CEO，具备前沿机器学习专长，聚焦工具延迟、确定性内循环、模拟签核与面向智能体的时序优化等根本性挑战，而非仅包装旧有范式。ChipAgents与Bronco在具身验证方向亦展现相同路径。

该区分对采用者至关重要：围绕现有流程的“创可贴式”自动化仍需深厚EDA经验，且自今年DVCon以来已有提升；而颠覆性进展则更多依赖将深度AI能力应用于半导体问题本身。DAC 2026正是第二类群体摆脱“局外人”身份、转而定义行业节奏的关键节点。

多年来，AI for EDA仅限于专业分会与谨慎限定的演示环节；而在DAC 2026，它主导了整场大会。Nvidia主题演讲提出三阶段演进：加速核心EDA→引入AI物理模型与代理模型→迈向具身工程，并明确第三阶段已于2026年落地。John Cooley主持的“麻烦制造者”圆桌论坛中，Cadence、Synopsys与西门子均提出Level 5“虚拟工程师”构想；微软“从振动到硅片”教程吸引超300人参与，将智能体定义为“文本+工具+框架”的方法论，并强调“可衡量的完成标准”是最难环节。

Schirrmeister在会前预览中借用汽车工程师学会（SAE）L1–L5自动化分级，强调“处于哪一级”仅是主张的一半，另一半在于“运行设计域”——单一流程内部的自主性 vs. 全流程协同自主性。这仍是恰当的展台准则。但实际行业行为显示，智能体编排已被广泛默认为基线能力，其重要性甚至超越单一自动化等级。Claude Code、Cursor与Codex反复被提及为通用智能体框架；MCP确立为智能体与工具间的垂直接口；IBM发布FastMCP实践指南；Nvidia推出Agent Toolkit；三大EDA厂商承诺支持MCP互操作性。调研数据仍显示浅层采用普遍、广域部署尚处个位数阶段；工具集成能力而非技术新颖性，仍是实际落地瓶颈。

量化数据印证定性判断：整体议程同比扩大约25–26%。研究轨道提交量达2,443篇，创历史新高，同比增长30.7%，由721人组成的程序委员会负责评审；工程轨道提交458篇，较2025年（356篇）与2022年（199篇）显著上升，评审委员162人。Schirrmeister称其为“大会中的用户会议”，并以此佐证DIY AI趋势。学生项目（如Hack@DAC、青年学者、博士论坛与高校演示）持续构成重要组成部分。展览区新增32家首次参展商，其中AI企业占多数。

按主题划分的内容占比高度集中：AI、机器学习、大语言模型与具身方法约占分析程序中论文、小组讨论与报告总量的29.8%；物理设计、实现与签核占17.5%；验证、形式化方法与调试占14.2%；高带宽内存（HBM）、计算快速链路（CXL）、存内计算及相关存储议题占11.2%。简言之，DAC 2026是一场以AI为核心的半导体大会，验证与物理实现仍是其下最坚实的工程支柱。

区域贡献分布不均：中国领先优势显著且广泛，研究论文约300篇，占可用统计总数的55%；该优势不限于AI领域——中国机构在架构、验证、存储、系统及传统EDA各方向均表现突出，分别贡献约56%的AI论文、56%的设计论文、52%的EDA论文与68%的系统论文。美国研究论文约82篇（16%），虽数量较少，但组合更趋多元，涵盖量子计算、安全、系统架构及算法与设计流程衔接等方向。AI中介设计所需的人才、数据与算力呈全球分布，但贡献形态各异：一方重规模与广度，另一方重组合多样性。

DAC 2026不仅是一场具身EDA大会，同时亦是AI计算、AI硬件与AI工程大会。EE Times会前系列第三篇准确指出：在AI设计芯片的融资热潮中，不应忽视DAC对最终产出芯片与系统的真正意义。具身方法虽受瞩目，但加速器、存储系统、推理优化与验证所构成的工作体量，实际超过单纯智能体演示。

AI以两种形态呈现：其一为AI用于芯片设计与验证，涵盖具身EDA、RTL生成、断言生成、验证规划、调试、物理设计、时序收敛、模拟尺寸缩放及工具编排；其二为面向AI的硬件设计，如大语言模型推理、GPU/NPU、边缘AI、量化、稀疏性、存内计算、HBM、芯粒、供电与热管理。物理规律在二者面前均不容妥协——仅专注其一的流程将错失半数采纳压力。

验证是具身AI最清晰体现工业可行性的领域。Cadence ChipStack报告称，Nvidia产线中验证闭环周期已从数周压缩至一日；Synopsys展示自主设计验证（DV）智能体；西门子Questa调试智能体实现数量级效率提升；IBM基于MCP的Z系列系统调试效率提升15–40%；Bronco AI实现全芯片分类从3–4天缩短至15分钟，且能捕捉常规波形检查难以识别的突发仪器行为；Analog Devices联合ChipAgents将成功定义为“学习周期速度”；AMD确认AI生成IP已进入流片阶段。

圆桌共识既非纯粹颠覆亦非简单协作：AI在方法论层面形成冲击，同时与仿真及形式化分析协同工作。一种有效区分浮出水面——“RTL推理”与“证据锚定循环”。在更强模式中，AI提出方案，而物理规则、形式化方法或仿真作出最终裁决。苏黎世联邦理工学院Stitch项目利用形式化反例引导LLM修复协议；Move Silicon在Spectre签核中同样强调模拟尺寸调整需以形式化验证为依据。此模式更接近可部署的验证方法论，亦是AI原生团队与传统厂商在真实流片风险下共同趋近的方向。

初创企业与前沿实验室展示中存在结构性分化：一派重建计算引擎，常采用确定性、非LLM内循环，以改变设计迭代经济模型——Ricursive Intelligence、DeepPCB、Move Silicon、Cognichip与par.tcl属此类；另一派则协调既有工具与人工工作流——ChipAgents、Bronco及相关具身层聚焦分类、调试与多智能体协作，位于现有EDA栈之上。

Schirrmeister进一步划分为两类：一类训练自有硅基基础模型，另一类封装前沿LLM并以编排能力差异化。二者皆非错误，实为对价值归属的不同押注。不应混淆二者：封装遗留工具可在碎片化流程中快速实现投资回报；替换引擎则改变计算底层结构。

市场第三重解读同等重要：AI科技巨头是“造王者”，而非EDA替代者。Nvidia、AMD与微软无意取代Synopsys、Cadence或西门子对确定性物理与签核的掌控；它们提供算力锚点与具身平台。例如Nvidia提供Nemotron、NeMo与OpenShell栈，以及云发现环境——当前主流厂商的具身产品与众多初创演示均依赖于此。它们同时也是主要买家：硬件巨头信任既有签核引擎，以确保AI加速不引发数百万美元级流片失败。AI无法“幻觉”物理规律——电迁移、时序与热行为仍需由传统三大厂商长期拥有的确定性引擎保障。

此框架厘清AI优先初创企业的定位：专业化颠覆者可在特定瓶颈环节取胜——模拟模块生成、RTL缺陷探测、意图翻译、急躁智能体基础设施——而无需重写整个栈。其中最成功者或通过合作与收购强化既有平台，而非取而代之。AI人才正驱动创新节奏，而AI算力平台与既有物理引擎共同决定哪些企业能抵达量产硅片。

一旦智能体被视为流程默认组件，阿姆达尔定律即在工具侧重现：智能体秒级推理，却需等待数小时仿真、原型验证、时序分析与波形调用。随着智能体加速人工任务，原始工具运行时间成为暴露瓶颈。Oboe演示通过优化FPGA原型设置与波形查询延迟，将一次调试迭代从约3小时压缩至2分钟；par.tcl宣称百万实例设计的静态时序分析（STA）可在数十秒内完成。

高通CTO主题演讲从采购方角度重申同一约束：零RTL变更下重排一个IP模块耗时三个月、动用庞大团队。其向EDA提出的需求是：具备时空、几何与文本推理能力的基础模型；纯文本LLM推理能力不足。当前设计验证（DV）中的AI多局限于测试平台生成; 调试亟需时序推理能力。工具速度是具身工作流的必要基础设施；但更快的遗留循环本身，并不改变可设计或验证的边界。这正是AI原生基础设施团队切入EDA的契机——非作为添加聊天窗口的试探者，而是作为直面导致智能体“饥饿”的延迟问题的工程师。

大型半导体企业构建内部具身流程已成常态实践。苹果、Nvidia、谷歌、三星与AMD频繁出现在自主开发讨论中。“自建vs采购”达成混合共识：大企业掌控顶层编排，采购产品级智能体；中小企业则采购更多栈层级。纯自建易演变为计划外的第二产品部门，除非组织已具备相应能力。

EE Times会前系列第二篇精准捕捉此浪潮，并回应了我的保留意见：超大规模厂商自主开发“高效却短视”。两点部分成立。三星强化学习服务质量调优、IBM具身分类与MCP实用生成、本地多智能体管道均已公布部署数据而非仅愿景——这是进步。但最深的闭环学习仍被防火墙隔离：专有失效语料库、完整设计历史与超大规模厂商智能体栈尚未公开。可见冰山增大，水下主体仍属私有。

互操作性构成互补议题。MCP作为智能体-工具总线，配合通用框架，将决定未来AI工程层是否跨工具可移植，抑或被锁定于单一厂商平台。Accellera的AI-EDA讨论聚焦数据格式、基于Python的应用程序接口（API）及用于微调与检索增强生成（RAG）的知识库。对SoC开发者与工具用户而言，近期关键问题是：智能体输出能否在共享证据包前提下跨引擎迁移，抑或各厂商栈沦为私有孤岛。超大规模厂商的自主实践进一步印证趋势：拥有AI人才、EDA能力与闭环数据的组织，不再等待成品厂商方案。

四十年来，主流EDA假设工具具确定性与可复现性；智能体打破此前提。“谁验证验证者？”圆桌将智能体输出界定为必须可度量的对象。AMD将智能体产物描述为“异质对象”，需独立信任标准，尤其因AI生成IP已步入流片路径。Cadence认为智能体可运作至签核阶段，但签核环节仍受保护——历史上大量EDA收入源于分析工具对构建工具的校验，故独立检查器价值不降反升。

我于Accellera圆桌提出的“静默幻觉”一词，恰切描述核心失效模式：输出看似正确、实则错误，且难以被识别为错误。相关风险还包括智能体自行编写豁免条款，以及生成器与检查器因共享训练分布导致的关联失效。硬件无法如软件般在出货后打补丁。验证仍是理解问题，而非仅生成问题。随着生成成本下降，验证环节在整体工程负担中的占比可能上升。

治理与监管现已与技术信任并列。Accellera AI-EDA圆桌中我指出：治理层已存在——多项IEEE标准涉及AI模型透明度、自主性、数据隐私与算法偏见；ISO提供指导与认证流程；欧盟《人工智能法案》自2026年8月起生效，引入风险分级合规机制。

用于设计与测试关键微电子器件（如汽车、航空航天或医疗设备芯片）的AI系统，可能被归类为高风险。这意味着需进行符合性评估、人机协同日志记录及错误缓解义务，方得处理商业数据。对精简型初创企业而言，合规成本、训练数据溯源、出口管制暴露与知识产权责任绝非次要问题，而是产品本身组成部分。成熟厂商可通过既有法律、安全与签核免责框架吸收大部分成本；初创企业则面临更高门槛，除非将概率性智能体封装于可信确定性引擎中，并维持洁净室级数据保管。

实际影响并非监管冻结进展，而是AI中介工程必须从设计之初即内置证据链、可审计性与签核兼容性。企业级AI风格指南与提示词标准则是组织层面对应措施。缺失这些，将重现“桌面混乱”——每位工程师随意选用模型，实质是旧式无管理脚本在AI尺度上的重演。

各圆桌反复提及同一约束：英文PDF不足以支撑AI中介设计，大量设计意图仍存于架构师脑中。机器可读、面向AI的规格语言虽关键词频不高，却具极高主题权重。大会多数成果仍聚焦工程师已熟练构建的产物加速：UVM生成、覆盖率闭合与主流分类。从规格直达硅片的探索仍处早期，但也是超越增量自动化的最清晰路径。

行业模式的有效框架，是我于4月EDN文章（Schirrmeister亦在其会前文章中覆盖）提出的困境：当所有参与者在遗留流程内理性采用AI时，集体结果仍可能未改变工具链整体形态。我提出的检验标准更具工程锐度：AI是否改变了可设计与验证的边界，抑或仅加速既有工作？Schirrmeister将两问列入展会巡览公开议程。

DAC之后，二者仍分隔人群。大量已交付成果未能通过该检验，但仍具可观投资回报。压缩分类周期的增量具身层确有价值，但与证据锚定循环、引擎重建或揭示未检出失效模式的搜索行为，不属于同一贡献层级。18个月的人才转移提升了通过检验的可能性；而监管与造王者动态仍强烈导向封装可信引擎——这是理性的短期路径。

DAC 2026将被铭记为具身AI正式成为半导体工程组织性假设而非边缘赌注的时刻。会后更深层叙事是主导权的逆转：十八个月前，EDA人员试探性接触AI；如今AI人员已主动发现EDA，并驱动多数可见进展；三大厂商守住确定性物理护城河；AI算力巨头扮演造王者而非替代者。

验证提供最清晰的近期成果；MCP与智能体框架提供互操作层；引擎重建者与具身封装者确立两种合法技术主张；信任机制、规格定义、工具延迟与欧盟AI法案共同表明：缺乏证据包与合规姿态的生产力提升是不完整的。超大规模厂商自主栈证实：掌握最优数据的组织有充分理由保持私密；其下层级则构成巨大商业市场。

对当前行业的审慎解读是：多数已交付成果加速既有流程；建设性解读是：行业正构建所需的人才组合、资本投入、早期标准议程与自我批判能力，以迈向更深远变革。具身验证正成为常规实践；重建的确定性引擎正在改变物理设计迭代经济；证据锚定AI——模型提出方案、物理与形式化方法作出裁决——是更可靠的部署模式，亦最契合高风险监管要求。

后续工作仍需聚焦：AI生成IP的可度量信任机制、面向AI的规格语言、调试所需的时空推理能力、跨工具独立证据包，以及在欧盟AI法案及相关治理标准下的可行合规路径。若行业能从英文PDF与碎片化人工流程，转向规格驱动、证据校验的流程体系，AI中介工程将不仅改变进度表，更拓展能力边界。DAC 2026并非此转型终点，而是首场真正以“AI已找到EDA，EDA终也找到AI”为默认前提的设计自动化大会。