将数据处理靠近内存并非新概念，但韩国初创企业Xcena认为其借助计算加速链路（CXL）协议可提供更优方案。
在2026年Hot Chips大会上，该公司详细介绍了MX1产品——一款CXL Type 3设备，集成了最高2TB DDR5内存、SSD支持的无限内存容量以及超过1000个定制RISC-V核心。首席产品官Harry Kim表示，针对特定数据分析工作负载，Xcena的MX1相较主机CPU通过CXL处理数据的方式，吞吐量最高可达4.7倍，能效提升达18.7倍。
在与《电子工程时报》的简报中，Kim指出，仅靠增加内存无法解决内存瓶颈问题，关键在于更高效地利用现有内存资源。“若能减少数据移动，将极大提升系统效率。”他强调。
MX1特别适用于对内存需求高的AI与数据库类工作负载，这类场景中仅有部分存储数据最终需由CPU或GPU处理。例如，在向量搜索、KV缓存操作及数据库过滤任务中，就近内存计算可显著降低延迟、功耗与带宽压力。Kim举例说明：“以数据库为例，我们可在CPU侧提前过滤掉无需查看的旧数据，从而减少数据移动。”
对于AI应用而言，这意味着仅提取KV缓存中相关子集进行处理，避免整块数据搬运。为整合DDR5、SSD与RISC-V核心，Xcena需攻克大量软件与内存管理难题，其目标是让MX1易于客户编程。“我们希望保持与CPU端相似的内存模型”，Kim表示。
其中最大技术挑战之一是构建统一虚拟内存系统，以维持主机内存、设备内存与SSD后备容量之间的映射关系。Xcena强调MX1首先是一款稳健的内存扩展器，其区别于竞品的关键在于：不仅具备功能完备的内存控制器，还集成专用近内存处理能力。Kim指出，其他计算型CXL设备多采用通用处理器，而MX1则专为并行数据处理设计，充分调用内部全部带宽资源。
该设备的计算能力基于多核RISC-V架构，选择该架构得益于RISC-V生态的成熟度。公司对LLVM编译器进行了修改，以支持自定义指令，并提供类似CUDA的SDK，开发者可用C、C++或Rust语言编写程序。考虑到数千核处理器的编程复杂性，Xcena借鉴分布式数据库系统理念，开发了简化编程与任务调度的框架。
目前Xcena正向内存厂商、CPU厂商及超大规模云服务商提供MX1原型样品，计划于2026年底实现量产，首批客户收入目标定于2027年。Kim指出，行业广泛采用CXL 3.0（运行于PCIe 6.0之上）是关键前提。尽管CXL协议演进迅速，但实际部署进度略低于预期；不过他强调，Nvidia等主流CPU与GPU厂商均已将CXL集成至芯片中，技术本身并非障碍，关键在于验证其在AI基础设施中的实际价值。“我们需要证明CXL 3.0对整个AI生态有益。”
《电子工程时报》采访中，Objective Analysis首席分析师Jim Handy评价称，Xcena MX1架构颇具新意，与计算型存储思路类似，“这是一款有趣的产品”。他补充道，当前CXL最具吸引力的应用仍是内存扩展；此外，复用老旧DDR4内存模块替代高价DDR5也成为常见策略。例如，Meta已在数百万台服务器中部署基于CXL的内存扩展方案，重复利用退役设备拆下的DDR4模块，而非直接报废。
Handy还提到，CXL的内存池化功能虽前景广阔，但尚未被广泛应用。“这一方向潜力巨大”，他表示，“它能显著提升已有内存芯片的利用率；当内存成本高昂时，确保无闲置资源至关重要。”
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